傳輸門.CVSL邏輯電路設(shè)計要求

一．設(shè)計指標時間以24小時為一個周期；顯示時、分、秒；有校時功能，可以分別對時及分進行單獨校時，使其校正到標準時間；計時過程具有報時功能，當時間到達整點前5秒進行蜂鳴報時；為了保證計時的穩(wěn)定及準確須由晶體振蕩器提供表針時間基準信號。

 
二．設(shè)計要求畫出電路原理圖（或仿真電路圖）；元器件及參數(shù)選擇；電路仿真與調(diào)試；PCB文件生成與打印輸出。

三．制作要求 自行裝配和調(diào)試，并能發(fā)現(xiàn)問題和解決問題。

 
四．編寫設(shè)計報告 寫出設(shè)計與制作的全過程，附上有關(guān)資料和圖紙，有心得體會。三、設(shè)計原理及其框圖1．數(shù)字鐘的構(gòu)成數(shù)字鐘實際上是一個對標準頻率（1HZ）進行計數(shù)的計數(shù)電路。由于計數(shù)的起始時間不可能與標準時間（如北京時間）一致，故需要在電路上加一個校時電路，同時標準的1HZ時間信號必須做到準確穩(wěn)定。通常使用石英晶體振蕩器電路構(gòu)成數(shù)字鐘。